半導体チップの微細化に挑むEUVリソグラフィ
短波長化は半導体チップ製造の解像度の向上と形状サイズの微細化を可能にする。リソグラフィで極端紫外線(EUV)を使いこなすことは容易ではないが、開発者たちによるとすでに技術段階に入っているという。
ここ数十年の間、微細化は半導体工レクトロニクスのさらなる向上を意味した。ムーアの法則によれば、チップ上のトランジスタの数は2年ごとに増倍し、同時に部品サイズを30%縮小することが必要になる。この傾向をさらに数世代にわたり維持したいと考える技術者たちにとって、EUVリソグラフィは「究極の目標」だ。
チップ製造におけるフォトリソグラフィは、オリジナルのマスク画像を感光性材料(いわゆるフォトレジスト上)に投影し、得られたパタンを化学工ッチングによって半導体基板上に転写する。フォトリソグラフィは可視光源で始まり、紫外水銀ランプ、248nmのフッ化クリプトンレーザ、最終的に2001年ごろに193nmのフッ化アルゴンレーザヘとシフトし、その初期に130nmの公称寸法のパタン描画が達成された(その後、形状測定が変更された:p.42の「半導体技術の歩み」を参照)。
次の技術段階は、157nmのフッ素分子レーザになると想定されたが、この波長域ではフッ化カルシウム光学系が利用できないことが判明した。代わりに、技術者たちは液浸リソグラフィなどの技法を使用した。水を通して光を導くことで193nm線の鋭い集光が可能だ。液浸リソグラフィヘの改良によって、45nmハーフピッチの回路が製造可能になり、二重パターニングと呼ばれるもう一つの技法を追加することによって、今年登場予定の次世代製造ラインにおける32nmハーフピッチヘの微細化が可能になる。次の段階のサイズダウンはEUV領域の13.5nmの光源が必要と考えられていたが、昨年、米インテルは、EUVではなく、193nmリソグラフィをさらに高度化する方針を決定した。
EUVリソグラフィの一連の長い空転には別の理由もある。実験室の中では一握りのEUVシステムが稼動しているとはいえ、この技術はまだ生産ラインに入る準備が整っていない。主要な問題の中でも、パワーレベルとマスク欠陥がまだ解決されていないのだ。しかし、技術者たちは、課題は根本的な問題ではなく工学的問題だと楽観視している。
EUV光源
産業研究コンソーシアムの一つ、米セマテック研究試験センタ(Sematech Research Test Center)リソグラフィ部門アシスタントデイレクタのステファン・ウーム氏(Stefan Wurm)は、「EUVリソグラフィのルーツは25年以上前に遡る」と言う。約10年前、開発者たちは最良の光学系が人手可能であったEUV領域の13.5nmを光源波長と決めた。固体も気体もEUVを強く吸収し、最適ミラーは13.5nmにピーク反射率をもつシリコン/モリブデン(Si/Mo)多層膜である。
複雑な実験室レーザや高調波光源もEUVを発生するが、錫プラズマは大出力で13.5nmを放射するため、生産に適している。「産業界はレーザ生成プラズマと放電生成プラズマの間を行ったり来たりしてきた」とウーム氏は語る。最初の実験リソグラフィツールではレーザ光源が使用されたが、第2世代の試作ツールは、セマテックがニューヨーク州のアルバニーで使用しているような放電励起であった。現在は、レーザ生成プラズマが、高出力への規模の拡大が容易であるという理由で、再び優勢になった(図1)。エキシマレーザやNd:YAGレーザも試験されたが、励起パワーのEUVへの変換効率が高く、適切なパルス構造を生成するCO2レーザが主な選択になった、とウーム氏は言う。
このテストシステムは、研究やテストチップ生産に十分な最高20WのEUVパワーを数日間発生させることができる。商用システムは24時間体制で1時間あたり約100個のウエハスループットが必要なため、1年間持続して約180WのEUVパワーを必要とすると、セマテックのレーザ部長ブライアン・ライス氏(Brian Rice)は言う。このレベルを達成するには、平均10~20kWのパワーを放出する8kHzパルスCO2レーザが必要になるだろう。
ミラー損失が大きいとパワーに対する要求も大きくなる。40~50対のSi/Mo層からなる投影光学系は、71~72%の理論限界に近い、約70%の反射率を直角入射で実現する。しかし、複雑な投影系は多数のミラーを含むため、損失はかなり大きい。5~6個のミラーがマスク上にEUVをフォーカスさせるために必要であり、さらに6個のミラーがマスクをチップ上に投影するために必要となるため、光源からのEUVのほんの一部分だけが実際にチップに到達する。
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出典元
https://ex-press.jp/wp-content/uploads/2009/08/200908_PF.pdf